System verilog 忽略covergroup一个实例的覆盖范围bin
如何忽略特定情况下的覆盖范围bin; 如何忽略cov2实例的一个箱子System verilog 忽略covergroup一个实例的覆盖范围bin,system-verilog,uvm,System Verilog,Uvm,如何忽略特定情况下的覆盖范围bin; 如何忽略cov2实例的一个箱子 class cov extends uvm_subscriber # (transfer) function new(string name, uvm_component parent); super.new(name,parent); cov_tr = new(); cov_tr.set_inst_name(); endfunction function void write(trans
class cov extends uvm_subscriber # (transfer)
function new(string name, uvm_component parent);
super.new(name,parent);
cov_tr = new();
cov_tr.set_inst_name();
endfunction
function void write(transfer t);
ignore_one = t.ignore_one;
cov_tr.sample();
endfunction
covergroup cov_tr;
option.per_instance = 1;
tr_value : coverpoint tr_val {
bins one : 1;
bins next : [2:7];
}
endgroup
cov cov1,cov2;
master1.connect(cov1.analysis_port);
master2.connect(cov2.analysis_port);
您可以在程序块中使用
stop
方法停止覆盖范围的收集
cov2.cov_tr.stop();
您可以在程序块中使用
stop
方法停止覆盖范围的收集
cov2.cov_tr.stop();
这是不可能的。对于给定covergroup的任何实例,装箱必须完全相同。这是不可能的。对于给定covergroup的任何实例,装箱必须完全相同