System verilog 在模拟过程中访问SystemVerilog代码_System Verilog_Modelsim

System verilog 在模拟过程中访问SystemVerilog代码

system-verilog

System verilog 在模拟过程中访问SystemVerilog代码,system-verilog,modelsim,System Verilog,Modelsim,我现在正在探索SystemVerilog，并寻找在模拟过程中改变测试台状态的可能性。显而易见的方法是强迫信号、变量等等。还有其他方法吗？如果能够停止模拟并从ModelSim控制台调用SystemVerilog函数（或类方法），那就太好了。您知道怎么做吗？从ModelSim 10.2开始，您可以使用callTcl命令从命令行调用SystemVerilog函数或方法这仅用于调试。出于性能原因，您应该始终使用SystemVerilog而不是Tcl编写测试台。许多模拟器（包括Modelsim）都有一个

我现在正在探索SystemVerilog，并寻找在模拟过程中改变测试台状态的可能性。显而易见的方法是强迫信号、变量等等。还有其他方法吗？如果能够停止模拟并从ModelSim控制台调用SystemVerilog函数（或类方法），那就太好了。您知道怎么做吗？

从ModelSim 10.2开始，您可以使用

call

Tcl命令从命令行调用SystemVerilog函数或方法

这仅用于调试。出于性能原因，您应该始终使用SystemVerilog而不是Tcl编写测试台。

许多模拟器（包括Modelsim）都有一个force命令，可以在模拟过程中为任何信号分配值