BCD至超过3个verilog代码（案例）
我的代码可以用了。在运行case语句之前，我没有将输出设置为3'b000。它编译并提供我认为仍在验证的所需输出。我仍然有麻烦与rtl编译器采取的电路形状拍摄。我确信每个编译器都有点不同，所以我不确定是否有人能帮上忙。我不知道为什么它讨厌一切。完成后将重新发布，或者如果有人对帮助表示感谢感兴趣，我看到的第一件事是您需要使用分号，而不是逗号来分隔您的语句 此外，如果要在过程语句（始终块）期间设置BCD至超过3个verilog代码（案例）,verilog,Verilog,我的代码可以用了。在运行case语句之前，我没有将输出设置为3'b000。它编译并提供我认为仍在验证的所需输出。我仍然有麻烦与rtl编译器采取的电路形状拍摄。我确信每个编译器都有点不同，所以我不确定是否有人能帮上忙。我不知道为什么它讨厌一切。完成后将重新发布，或者如果有人对帮助表示感谢感兴趣，我看到的第一件事是您需要使用分号，而不是逗号来分隔您的语句 此外，如果要在过程语句（始终块）期间设置X的值，则它需要是reg类型。声明为输出的信号隐式地为wire类型，除非声明为output reg[3:0
Xregwireoutput reg[3:0]X