Logic RTL中未连接导线_Logic_Hardware_Vhdl_Xilinx_Digital Design

Logic RTL中未连接导线

logic vhdl

Logic RTL中未连接导线,logic,hardware,vhdl,xilinx,digital-design,Logic,Hardware,Vhdl,Xilinx,Digital Design,我有一些奇怪的问题，我的设计中有些电线没有连接我正在尝试制作一个简单的寄存器文件（我正在使用Xilinx ISE）。该寄存器文件包含32个寄存器，每个寄存器的大小为32位。寄存器文件有两个用于读取选择的MUX（两个并行读取），以及一个用于写入选择的解码器。当我尝试将每个寄存器的信号连接到2个MUX时，信号出现在RTL中，该RTL仅连接到其中一个MUX。例如，将信号reg2out设为reg2的输出。我将reg2out连接到mux1的引脚I1，然后再次将reg2out连接到mux2的引脚I1。RT

我有一些奇怪的问题，我的设计中有些电线没有连接

我正在尝试制作一个简单的寄存器文件（我正在使用Xilinx ISE）。该寄存器文件包含32个寄存器，每个寄存器的大小为32位。寄存器文件有两个用于读取选择的MUX（两个并行读取），以及一个用于写入选择的解码器。当我尝试将每个寄存器的信号连接到2个MUX时，信号出现在RTL中，该RTL仅连接到其中一个MUX。例如，将信号

reg2out

设为

reg2

的输出。我将

reg2out

连接到

mux1

的引脚

I1

，然后再次将

reg2out

连接到

mux2

的引脚

I1

。RTL然后显示正确连接的第二个mux，但第一个mux显示时没有输入、选择器和输出连接到它。下一幅图显示了RTL。

注意：ISE在合成时生成以下警告

警告：Xst:1348-单元多路复用器已合并（输出接口已关闭）三态“

我不明白

可以找到主模块源“RegisterFile.vhd”。我尝试了十几种修改来纠正，包括添加新信号、将寄存器输出存储在D-FFs中以及将寄存器输出存储在过程变量中；问题依然存在。该设计包含另外两个文件：“dec.vhd”和“mux.vhd”。我相信这些模块的设计是正确的

我怎样才能纠正这个问题？这是ISE中的一个错误吗？

它是ISE 12.1中的一个错误。然而，这似乎只是RTL原理图可视化中的一个缺陷，因为综合报告正确地提到了所使用的组件。

使用ISE版本12.2，问题不再重现。

ISE似乎将您的MUX。。。您是否也可以使用dec.vhd、mux.vhd和“我的”软件包来重现该问题？read_sel1/read_sel2是单独生成的还是以其他方式生成的，取决于彼此？@baldyHDL使用ISE13.4和默认合成属性在此处查找其余文件，我得到两个mux。这意味着，我不能复制的问题！同样，read_sel1和read_sel2是外部信号（FPGA输入），还是它们在代码内部生成并以某种方式相互关联？@baldyHDL是的，read_sel1和read_sel2是外部信号（如文件“RegisterFile.vhd”中所示）好的，那么您使用的ISE版本是什么呢？因为我无法用13.4.btw重现这个问题，所以不明显RegisterFile是整个FPGA设计的顶级；-）