System verilog Eda-编译顺序_System Verilog_Edaplayground

System verilog Eda-编译顺序

system-verilog

System verilog Eda-编译顺序,system-verilog,edaplayground,System Verilog,Edaplayground,如果eda操场（SV/UVM）中有文件数，包括包等。eda操场如何处理编译顺序….（是先编译的包文件）如果它不关心编译顺序，应该做什么来处理它非常感谢当您在EDA游乐场上选择SystemVerilog选项时，将编译两个文件：testbench.sv和design.sv。如果要编译任何其他文件，则需要使用“include”。例如，在中，您将看到my_testbench_pkg.svh包含在testbench.sv的顶部 `include "my_testbench_pkg.svh" my_s

如果eda操场（SV/UVM）中有文件数，包括包等。eda操场如何处理编译顺序….（是先编译的包文件）

如果它不关心编译顺序，应该做什么来处理它

非常感谢

当您在EDA游乐场上选择SystemVerilog选项时，将编译两个文件：testbench.sv和design.sv。如果要编译任何其他文件，则需要使用“include”。例如，在中，您将看到my_testbench_pkg.svh包含在testbench.sv的顶部

`include "my_testbench_pkg.svh"

my_sequence.svh和my_driver.svh包含在my_testbench_pkg.svh的顶部：

`include "my_sequence.svh"
`include "my_driver.svh"

这与EDA游乐场上的VHDL不一致，在那里所有选项卡都是自动编译的。然而，我想不出一个简单的方法来改变这一点，因为如果我使用SystemVerilog编译所有选项卡，那么它将无法向后兼容使用“include”的旧游乐场