System verilog 编译具有相同名称的verilog包_System Verilog_Uvm

System verilog 编译具有相同名称的verilog包

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System verilog 编译具有相同名称的verilog包,system-verilog,uvm,System Verilog,Uvm,Verilog 2K支持使用“配置”工具编译具有不同实现的模块。在我的多芯片uvm环境中，我需要使用两个不同的包（chip_top_pkg.sv），它们的名称完全相同，但uvm组件不同是否有一种方法可以单独编译它们并在精化时使用它们。或者我是否必须在所有封装名称前加上唯一的芯片名称 -sanjeev不幸的是，SystemVerilog软件包在编译过程的早期使用，必须在引用之前声明模块精化在过程中发生的时间要晚得多，这允许对配置构造进行后期绑定因此，您的包名称在整个系统中必须是唯一的

Verilog 2K支持使用“配置”工具编译具有不同实现的模块。在我的多芯片uvm环境中，我需要使用两个不同的包（chip_top_pkg.sv），它们的名称完全相同，但uvm组件不同

是否有一种方法可以单独编译它们并在精化时使用它们。或者我是否必须在所有封装名称前加上唯一的芯片名称

-sanjeev

不幸的是，SystemVerilog

软件包在编译过程的早期使用，必须在引用之前声明<代码>模块

精化在过程中发生的时间要晚得多，这允许对

配置

构造进行后期绑定

因此，您的

包

名称在整个系统中必须是唯一的