System verilog 您如何指定应该详细说明哪些SystemVerilog绑定？

可以编译许多“bind”指令。详细说明配置时，如何定义这些“绑定”中的哪些实际上绑定在详细说明中？

如果将“绑定”指令编译到与其绑定到的目标模块或接口相同的编译单元中，则在详细说明目标模块时，将详细说明绑定的模块

请注意，这不是一个明确的答案。这就是我的模拟器的工作方式。它排除了将验证代码的设计和绑定编译到不同库中的可能性

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有关编译单元的更多详细信息，请参见LRM 3.12.1。

请提供示例。没有任何东西可以在verilog的lilbraries中“编译”。你是什么意思？>>“没有任何东西可以在verilog的lilbraries中“编译”这不是真的。SV总是编译到库中。通常只使用一个库，因此用户可能不知道库的概念。通常它可能被命名为“work”或“worklib”。LRM（IEEE 1800-2017）第33节详细说明了如何配置编译到多个库中的设计。然而，关于如何配置绑定的模块还很模糊。令人困惑的是，它还引入了另一个概念，即“绑定”。