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System verilog 为什么在SVA中使用不带暗示是个坏主意？

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在SystemVerilog断言（SVA）中，为什么使用：

not (a |-> b)
坏主意？这是因为隐含的空洞成功方面（即，
a
不正确时）？

是。由于传递是空的，如果
a
为false，则您的属性将不起作用。

此语句仅在a为true时有效。如果a为false，那么无论b的值是什么，断言都将返回true