ARM Cortex处理器中的一级缓存端口

我做了一些研究，但找不到多少信息

我想知道ARM嵌入式处理器有多少个L1读端口和L1写端口，以及端口的宽度。具体来说，我对Cortex-A8、Cortex-A9和Cortext-A15感兴趣

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我的盲目猜测是Cortex-A9处理器有一个L1读端口和一个L1写端口，它们是64位宽。我的另一个猜测是它只有一个共享读/写端口。对此有何想法？

好的，您应该检查每个处理器的AXI功能

例如，的页面包含AXI主界面属性和状态的详细表格：

Cortex-A9 MPCore L2接口可以有两个64位宽的AXI总线主机

第页包含的信息较少，说明：

处理器实现AMBA 4 AXI一致性扩展（ACE）主接口和AMBA 3 AXI加速器一致性端口（ACP）从接口。ACE和ACP都支持硬件可配置的64位或128位数据宽度

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也存在类似的页或。

这些处理器具有单独的L1指令和数据缓存。我很确定所有ARM内核的L1 I-cache和D-cache都有1个读端口和1个写端口p.81

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一级缓存位于每个核心中，因此有关详细信息，我将转到核心TRM，例如，而不是MPCore TRM。第7章介绍了每个通道的64位数据路径。

感谢您的评论。但是链接谈到了L2接口。我的问题与处理器（实际上是处理器的加载/存储队列）与其一级数据缓存之间的端口有关。处理器和一级缓存之间没有总线，因为这两个是直接连接的。我一直认为它们共享相同的属性。谢谢你的回答。它们是否有一个专用（独占）读写端口或一个共享读写端口？或者它甚至可以是两个共享的读/写端口？顺便说一句，我没有那本书，这就是为什么我要问。第7章有很多我一直在寻找的信息。嗯，Furber显示了I-cache和D-cache的单独读取端口，但没有显示写入端口。我应该找一个参考来证明我的回答是正确的。P530引用单独的cache->mem和mem->cache路径，这很有意义。Cortex-A9 TRM数据和指令预取描述暗示了专用的mem->缓存路径。这里只需要澄清一件事。我说的是一级数据缓存和cpu之间的端口。L1-to-L2连接和L2-to-memory连接是另一个主题。不，你搞错了。线路缓冲区是另一回事，与端口无关。所有Cortex-A CPU都使用AXI总线。32位CPU为64位，因此端口大小至少为64位。唯一确定的答案是TRM（正如其他人回答的那样）。