Arrays 在verilog中通过模块传递数组
我有一个名为dct_8p的模块，其中我有一个8个元素的输入数组，其中每个元素是一个4位数字，8个元素的输出数组每个包含5位数字。我想通过模块传递每个4位数字输入 我试图通过设计视觉来解读设计。它会生成一个错误： /Farhana/Synopsys/dct_8p.v:56：对内存的非法引用。（VER-253） 我猜我在数组声明中犯了非常愚蠢的错误，我无法得到这些错误Arrays 在verilog中通过模块传递数组,arrays,multidimensional-array,verilog,system-verilog,Arrays,Multidimensional Array,Verilog,System Verilog,我有一个名为dct_8p的模块，其中我有一个8个元素的输入数组，其中每个元素是一个4位数字，8个元素的输出数组每个包含5位数字。我想通过模块传递每个4位数字输入 我试图通过设计视觉来解读设计。它会生成一个错误： /Farhana/Synopsys/dct_8p.v:56：对内存的非法引用。（VER-253） 我猜我在数组声明中犯了非常愚蠢的错误，我无法得到这些错误 module dct_8p(xin,cin,add,sub,xout); input [3:0] xin [0:7]; input
module dct_8p(xin,cin,add,sub,xout);
input [3:0] xin [0:7];
input cin;
output [4:0] xout[0:7];
input add,sub;
//layer 1
RCA3 #(.n(4), .approx(0)) l10(.p(xin[0]),.q(xin[]),.ci(cin),.op(add),.r(xout[0]));
....
..
module RCA3(p,q,ci,op,r);
parameter n=4;
input[n-1:0]p,q;
input ci,op;
output [n:0] r;
parameter approx=0;
....
....
vcs-timescale=1ns/1ns+vcs+flush+all+warn=all-sverilog-RVerilog不支持二维阵列端口；确保已启用SystemVerilog。建议SystemVerilog文件使用
.v.svxin