Interface 多时钟系统verilog接口_Interface_Verification_System Verilog_Vlsi

Interface 多时钟系统verilog接口

interface system-verilog

Interface 多时钟系统verilog接口,interface,verification,system-verilog,vlsi,Interface,Verification,System Verilog,Vlsi,我的DUT是一个内存控制器。我必须为DUT编写一个系统verilog接口。内存控制器DUT支持32个AXI主机。当我编写一个AXI接口时，它将由ACLK组成，ACLK生成并通过顶部传递（验证）。当我将此接口连接到DUT时，是否会有32（AXI ACLK）+1（DUT工作的clk），总共33个clk连接到DUT。。我对这些感到很困惑。从逻辑上讲，DUT中应该只有一个clk 提前感谢您的回答共享接口信号应声明为接口的输入端口。这样你就可以把它们联系在一起，形成一个逻辑信号 interface

我的DUT是一个内存控制器。我必须为DUT编写一个系统verilog接口。内存控制器DUT支持32个AXI主机。当我编写一个AXI接口时，它将由ACLK组成，ACLK生成并通过顶部传递（验证）。当我将此接口连接到DUT时，是否会有32（AXI ACLK）+1（DUT工作的clk），总共33个clk连接到DUT。。我对这些感到很困惑。从逻辑上讲，DUT中应该只有一个clk

提前感谢您的回答

共享接口信号应声明为接口的输入端口。这样你就可以把它们联系在一起，形成一个逻辑信号

interface myintf(input wire sig_shared);

  wire sig_internal;

endinterface

module top;

  wire s1,s2;

  myintf i1(s1);
  myintf i2(s1);

  myintf i[31:0](s2);

endmodule

现在信号

i1.sig_internal

和

i2.sig_internal

将是独立的，但是

i1.sig_shared

和

i2.sig_shared

在逻辑上是等价的。

i[0]也是如此。通过i[31]共享sig\u
。sig\u共享