Parsing Verilog门级解析器_Parsing_Bison_Verilog_Lex_Cad

Parsing Verilog门级解析器

parsing bison verilog

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我想解析Verilog门级代码，并将数据存储在数据结构中（例如图）

然后我想在C/C++中的门上做一些事情，并输出相应的Verilog文件

（我想构建一个输入和输出均为Verilog门级代码的程序）

（

input.v=>myProgram=>output.v

）

是否有任何库或开源代码可以这样做

我发现它可以由Flex和Bison来完成，但我不知道如何使用Flex和Bison。

几天前，我提到了ruby中的解析器gem。虽然不确定它是否足够健壮，但您会喜欢反馈、bug报告和功能请求

有一些perl verilog解析器，但我没有直接使用它们中的任何一个，并且避免使用perl，希望其他人可以添加关于其他解析器的信息。

我已经成功地使用它们来解析verilog代码。它的维护很好：它甚至支持最近的System Verilog扩展。

< P> Yosys（）是用C++编写的Verilog综合框架。Yosys仍在建设中，但如果您只想读取和写入门级网络列表，它可以满足您的需要

PS：一个参考手册（也涵盖了C++ API）正在进行中。我已经写了约100页，但在我完成BSc之前无法发布。论文（再过一个月左右）