System verilog systemverilog测试中的全局随机化

我有以下课程

Class A;  
randc int B;  
endclass

在我的测试用例中，我只调用一次这个类的随机化。 它会确保我通过测试得到的值是唯一的吗

Randc通常只在测试用例中工作。

---

要实现这一点，我们还有其他限制吗？

您想要的是不可能的。这是受约束随机生成的主要问题，在测试运行期间，您会得到大量冗余，将同一事物多次随机化。这是为了加快测试的开发时间而做的权衡。

将其重新构造为单个测试将导致较长的运行时间。如果我并行运行它们，我可以使用并行机进行模拟。