System verilog verilog断言：暗示的先行条件从未满足_System Verilog_System Verilog Assertions

System verilog verilog断言：暗示的先行条件从未满足

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System verilog verilog断言：暗示的先行条件从未满足,system-verilog,system-verilog-assertions,System Verilog,System Verilog Assertions,如果模块被禁用，我会收到以下消息：含义的前因从未满足是否有标志（或任何其他方式）关闭上述信息进入VCS的方法是-assert quiet+quiet1+nopostproc。当然，如果SVA“所有者”添加类似于禁用iff（！rst_n或！en）的内容会更好，您使用的是哪种工具？@dwikle我使用的是VCSIsI一个genvar或一个非X常量？ property p_no_glitch; logic data; @(in[i]) disable iff (

如果模块被禁用，我会收到以下消息：

含义的前因从未满足

是否有标志（或任何其他方式）关闭上述信息

进入VCS的方法是

-assert quiet+quiet1+nopostproc

。当然，如果SVA“所有者”添加类似于禁用iff（！rst_n或！en）

的内容会更好，您使用的是哪种工具？@dwikle我使用的是VCSIs

一个genvar或一个非X常量？

     property p_no_glitch;
    logic data;
        @(in[i]) disable iff (!rst_n)
            (1, data = !in[i]) |=>
        @(posedge clk)
            (in[i] == data);
endproperty : p_no_glitch
CHECK_GLITCH : assert property(p_no_glitch) else $error("%m p_no_glitch");