System verilog 包中的宏_System Verilog_Uvm

System verilog 包中的宏

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System verilog 包中的宏,system-verilog,uvm,System Verilog,Uvm,据我所知，SystemVerilog不支持包中的宏定义。如果您想为UVM实现自己的宏，那么您应该将它们写入单独的文件中，并将该文件包含在顶部，类似于包含“UVM_macros.svh”文件有人能确认一下吗。在识别任何其他SystemVerilog语法之前，宏定义和其他编译器指令作为编译单元的一部分进行处理。因此，宏定义的文本可能出现在定义包的文本中，但该定义对编译单元中出现在它之后的任何源代码都有效，并且与SystemVerilog中定义的任何范围都没有关联。因此，是的，您确实希望将宏放在一

据我所知，SystemVerilog不支持包中的宏定义。如果您想为UVM实现自己的宏，那么您应该将它们写入单独的文件中，并将该文件包含在顶部，类似于包含“UVM_macros.svh”文件

有人能确认一下吗。

在识别任何其他SystemVerilog语法之前，宏定义和其他编译器指令作为编译单元的一部分进行处理。因此，宏定义的文本可能出现在定义包的文本中，但该定义对编译单元中出现在它之后的任何源代码都有效，并且与SystemVerilog中定义的任何范围都没有关联。因此，是的，您确实希望将宏放在一个单独的文件中，并将它们包含在任何想要使用它们的编译单元中

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