如何结合VHDL使用Tcl/Tk

我对VHDL和Tcl/Tk都是新手。直截了当的问题：我想知道如何在Modelsim中使用Tcl/Tk。假设我不知道Tcl/Tk中的任何内容，但我有以下用于全加器的VHDL代码。使用Tcl/Tk我可以做什么？我应该采取什么步骤。我正在使用Quartus Prime Standard Edition和Modelsim以及Altera Cyclone FPGA

 LIBRARY ieee;
 USE ieee.std_logic_1164.all;
 USE ieee.std_logic_signed.all;
 ENTITY adder IS
--H&G are 8 bit inputs 
--M is 8-bit output 

PORT (carryin : IN STD_LOGIC;
        X,Y   : IN STD_LOGIC;
        S         : OUT STD_LOGIC;
        carryout: OUT STD_LOGIC);
 END adder;

 ARCHITECTURE Behaviour OF adderk IS 
--SIGNALS ARE VARIABLES THAT WE WILL SIGN OUR OUTPUT VARIABLES TO
Signal Sum : STD_LOGIC;
BEGIN 

    Sum <= X XOR B XOR carryin;
    carryout <= X AND B AND carryin AND (A XOR B);
    M<=Sum;
END Behaviour;

ieee库；
使用ieee.std_logic_1164.all；
使用ieee.std\u logic\u signed.all；
实体加法器是
--H&G为8位输入
--M是8位输出
端口（carryin：标准逻辑中；
十、 Y：在标准逻辑中；
S：输出标准逻辑；
执行：输出标准逻辑）；
末端加法器；
ADERK的架构行为是
--信号是我们将为输出变量签名的变量
信号和：标准逻辑；
开始
SumTCL只是与ModelSim环境交互的另一种方式。TCL为您提供了创建脚本以模拟和评估设计的灵活性，而不是使用鼠标在GUI中进行操作。您可以看一看，我想您会发现它非常有用。
谢谢，我会看一看。