Fatal编程技术网
  • verilog/
  • verilog生成实例化模块

verilog生成实例化模块

verilog

verilog生成实例化模块,verilog,Verilog,有人知道如何使用generate命令多次实例化以下模块吗 module osc ( input wire [7:0] osc_i, output reg [7:0] osc_o ); always @(osc_i) osc_o = osc_i; endmodule 提前谢谢。的副本 但Verilog 2001及以上版本的基本语法是： genvar i; generate

有人知道如何使用generate命令多次实例化以下模块吗

    module osc
         (
             input wire [7:0] osc_i,
             output reg [7:0] osc_o
         );

         always @(osc_i) osc_o = osc_i;
    endmodule
提前谢谢。

的副本

但Verilog 2001及以上版本的基本语法是：

genvar i;
generate 
  for (i = 0; i < n; i = i + 1) begin
    myModule instance();
  end
endgenerate

genvari；
生成
对于（i=0；i