Verilog-在case语句中调用模块
我对Verilog不太熟悉，但是当它在case语句中时，你能调用另一个模块吗？你不能像在C语言中那样调用一个模块，因为它不是一个函数，你要实例化它。 如果要实例化模块，应使用Verilog-在case语句中调用模块,verilog,case-statement,Verilog,Case Statement,我对Verilog不太熟悉，但是当它在case语句中时，你能调用另一个模块吗？你不能像在C语言中那样调用一个模块，因为它不是一个函数，你要实例化它。 如果要实例化模块，应使用generate 编辑：可以找到将generate与case语句一起使用的示例 第二次编辑：如果您只想调用case语句中的一段代码，那么您可以创建一个任务或函数。更多信息。（归功于）您不能像在C语言中那样调用模块，因为它不是一个函数，所以您要实例化它。 如果要实例化模块，应使用generate 编辑：可以找到将generat
generategenerate第二次编辑：如果您只想调用case语句中的一段代码，那么您可以创建一个任务或函数。更多信息。（归功于）您不能像在C语言中那样调用模块，因为它不是一个函数，所以您要实例化它。 如果要实例化模块，应使用
generategenerate第二次编辑：如果您只想调用case语句中的一段代码，那么您可以创建一个任务或函数。更多信息。（归功于）您不能在case语句中调用模块，但您可以创建函数，然后在case语句中调用（任务不是合成的）您不能在case语句中调用模块，但您可以创建函数，然后在case语句中调用（任务不是合成的）在这方面有点类似的问题。你也可以有生成块。这个问题有点类似。您还可以使用generate块。若要添加：若您只想调用case语句中的一段代码，则可以创建一个任务或函数。更多信息。如果你不介意的话，我可以把它附加到答案中。补充一点：如果你只想调用case语句中的一段代码，那么你可以创建一个任务或函数。更多信息。如果你不介意的话，我可以把它附加在答案后面。