我的DE10Lite verilog FPGA设计上的LED不亮
我试图利用英特尔FPGA IP的FP_函数将两个输入相乘,并在LED上显示输出。但是,我的代码无法点亮LED我的DE10Lite verilog FPGA设计上的LED不亮,verilog,fpga,Verilog,Fpga,我试图利用英特尔FPGA IP的FP_函数将两个输入相乘,并在LED上显示输出。但是,我的代码无法点亮LED module multiplier (A, B, Clock, Reset, Zreg, LEDR); parameter n = 10; input [n-1:0] A, B; output reg [n-1:0] Zreg; input Clock, Reset; reg [n-1:0] Areg, Breg; output [n-1:
module multiplier (A, B, Clock, Reset, Zreg, LEDR);
parameter n = 10;
input [n-1:0] A, B;
output reg [n-1:0] Zreg;
input Clock, Reset;
reg [n-1:0] Areg, Breg;
output [n-1:0] LEDR;
wire [n-1:0] Z;
multiply mult (.clk(Clock), .areset(Reset), .a(Areg), .b(Breg), .q(Z));
assign LEDR [9:0] = Zreg;
always @(posedge Reset or posedge Clock)
begin
if (Reset == 1)
begin
Areg <= 0; Breg <= 0; Zreg <= 0;
end
else
begin
Areg <= A; Breg <= B; Zreg <= Z;
end
end
endmodule
模块乘法器(A、B、时钟、复位、Zreg、LEDR);
参数n=10;
输入[n-1:0]A,B;
输出reg[n-1:0]Zreg;
输入时钟,复位;
reg[n-1:0]Areg,Breg;
输出[n-1:0]发光二极管;
导线[n-1:0]Z;
乘法乘法(.clk(时钟),.areset(复位),.a(Areg),.b(Breg),.q(Z));
分配LEDR[9:0]=Zreg;
始终@(posedge重置或posedge时钟)
开始
如果(重置==1)
开始
Areg通过重新加载IPs解决了这个问题。你模拟过你的设计吗?如果你直接乘以它(x=a*b),它能工作吗?我通过重新加载IPs解决了这个问题。仍然不知道为什么失败,因为我总是使用相同的IP参数。把它乘以a*b就行了。