轻触Verilog或SystemVerilog的（测试任何协议）模块
Verilog是否有TAP（）实现？这将是很好的，因为这样我就可以使用prove自动检查我的结果 更新： 09年10月9日：有人问为什么不使用断言。部分TAP给了我一些很好的报告，比如文件数量和测试数量。它还可以与阴燃一起使用，用于报告一段时间内的进展情况轻触Verilog或SystemVerilog的（测试任何协议）模块,verilog,fpga,tap,system-verilog,asic,Verilog,Fpga,Tap,System Verilog,Asic,Verilog是否有TAP（）实现？这将是很好的，因为这样我就可以使用prove自动检查我的结果 更新： 09年10月9日：有人问为什么不使用断言。部分TAP给了我一些很好的报告，比如文件数量和测试数量。它还可以与阴燃一起使用，用于报告一段时间内的进展情况 2009年12月10日：我正在寻找一个最小的实现，在开始和结束的测试数量以及ok、diag和fail功能。is（）非常好，但不是必需的。我认为Verilog没有本机TAP实现。我想说的是，使用TAP的全部要点是，添加TAP生成器相对简单。如果
2009年12月10日：我正在寻找一个最小的实现，在开始和结束的测试数量以及ok、diag和fail功能。is（）非常好，但不是必需的。我认为Verilog没有本机TAP实现。我想说的是，使用TAP的全部要点是，添加TAP生成器相对简单。如果您计划在Verilog中做大量工作，您可能需要编写自己的
也就是说，你看过吗？您可以将Verilog:：Parser用作生成TAP输出的桥梁，您可以使用&。为什么不使用systemverilog断言？我不需要解析Verilog。我正在考虑处理（多个模块生成）通过/失败报告、一些格式和计数。然后在结尾打电话打印摘要。那么你在找一个用Verilog写的TAP用户？