Verilog编译器错误 模块路由器（时钟、有效分组0、有效分组1、有效分组2、有效分组3、分组0、分组1、分组2、分组3、分组0、分组1、分组2、分组3、分组0、分组1、分组2、分组3）； 输入时钟； 输入ValidPacket0、ValidPacket1、ValidPacket2、ValidPacket3； 输入[7:0]PacketIn0，PacketIn1，PacketIn2，PacketIn3； 输出[7:0]PacketOut0、PacketOut1、PacketOut2、PacketOut3； 注册[3:0]bvp，副总裁； reg[1:0]计数器0，计数器1，计数器2，计数器3； reg[2:0]sel0，sel1，sel2，sel3； reg[3:0]zero=0； reg[7:0]地址0，地址1，地址2，地址3，地址0，地址1，地址2，地址3L； 电线np0，np1，np2，np3； 电线[7:0]PacketOut0、PacketOut1、Packetout2、Packetout3； 始终@（posedge时钟） bvp[0]

根据您尝试执行的操作，您需要在

always@（posedge）

（并修复您的赋值类型，请参见）之后的语句周围添加

begin

和

end

关键字，或者您需要在if/else之前添加

always（*）

以引入组合逻辑。

always@（posedge时钟）
** Error: proj1a.v(23): near "[": syntax error, unexpected '[', expecting "IDENTIFIER" or "TYPE_IDENTIFIER" or '#' or '('
Line 23 is at the if statement.
bvp[0]
** Error: proj1a.v(23): near "[": syntax error, unexpected '[', expecting "IDENTIFIER" or "TYPE_IDENTIFIER" or '#' or '('
Line 23 is at the if statement.
   always@(posedge clock)
     bvp[0]<=ValidPacket0;
   if (ValidPacket0 && !bvp[0]) vp[0]=1'b1;
   else vp[0]=0;