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Verilog 串行输出移位寄存器不确定性

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Verilog 串行输出移位寄存器不确定性,verilog,Verilog,我写了一个并行输入串行输出移位寄存器，我在这里介绍 module shiftreg32b (clk, reset, shift, carrega, in, regout); input clk; input reset, shift; input carrega; input [31:0] in; output regout; reg [31:0] inreg; assign regout = inreg[31]; alwa

我写了一个并行输入串行输出移位寄存器，我在这里介绍

module shiftreg32b (clk, reset, shift, carrega, in, regout);
    input clk;
    input reset, shift;
    input carrega;
    input [31:0] in;

    output regout;

    reg [31:0] inreg;

    assign regout = inreg[31];

    always @ (posedge clk)
    begin
        if (reset == 1) inreg <= 32'd0;
            else if (carrega) inreg <= in;
                else if (shift) inreg <= {inreg[30:0], 1'b0};
    end

endmodule

模块shiftreg32b（时钟、复位、换档、卡雷加、输入、输出）；
输入时钟；
输入复位、移位；
输入carrega；
在中输入[31:0]；
输出寄存器输出；
reg[31:0]inreg；
分配regout=inreg[31]；
始终@（posedge clk）
开始

如果（重置==1）在REG中，则
分配
是正确的

由于您没有提供测试台，我最好的猜测是您有多个
regout
驱动程序，很可能是在您将输出端口连接到其他端口时

使用这个最小的测试台，我看到
regout
从X变为0，正如预期的那样


module tb;

    reg clk;
    reg reset, shift;
    reg carrega;
    reg [31:0] in;
    wire regout;

initial begin
    $monitor($time, " regout=%b", regout);
    $dumpvars;
    clk = 0;
    reset = 1;
    carrega = 0;
    shift =0;
    in=0;
    #50 $finish;
end

always #5 clk = !clk;

shiftreg32b shiftreg32b (clk, reset, shift, carrega, in, regout);

endmodule


印刷品：


                   0 regout=x
                   5 regout=0