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在系统Verilog中断言另一个信号之前，如何确保信号为高电平

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在系统Verilog中断言另一个信号之前，如何确保信号为高电平,verilog,system-verilog,hdl,system-verilog-assertions,Verilog,System Verilog,Hdl,System Verilog Assertions,我想检查信号“a”是否为高电平，直到信号“b”被断言 在信号“b”=1之前，信号“a”不应变为0 如何使用并发断言来实现这一点？如果我想在跟踪中使用此条件生成反例，只需对如下所示的属性求反就行了吗断言属性（@（posedge clk）（不（$rose（A）|->A贯穿B[->1]） assert property (@(posedge clk) $rose(A) |-> A throughout B[->1]);

我想检查信号“a”是否为高电平，直到信号“b”被断言

在信号“b”=1之前，信号“a”不应变为0

如何使用并发断言来实现这一点？

如果我想在跟踪中使用此条件生成反例，只需对如下所示的属性求反就行了吗<代码>断言属性（@（posedge clk）（不（$rose（A）|->A贯穿B[->1]） 
assert property (@(posedge clk) $rose(A) |-> A throughout B[->1]);