Verilog 当我们想在always块中使用导线（数字电路中的互连）时，我们如何声明它们？

我想声明一条导线，并且我想在always块中使用它。这条线是bcd加法器的输出，它作为输入送到解码器。我该如何申报<代码>导线注册A，

注册A

，

输出注册A

，

输入注册A

？

将其声明为输出注册A。它将工作

如果是一根导线，其上驱动有一个值，则不能覆盖该值

可以在“始终”块中使用该值。如果要从且仅从“始终”块设置值，请声明为

reg

wire dout;
reg  dat;
modulex instance_1 (.dout( dout) );

always @* begin
  dat = dout ;
end

---

注意：在modulex中，dout可以声明为wire或reg，它是特定于模块的，不必跨层次结构维护“type”。

您可以展示一个代码示例，说明您试图实现的目标。