PR控制器的Verilog延时

我想按固定的时钟周期数移动信号。我从adc接收信号。请让我知道如何实现这个

提示：不是完整的答案

verilog中的8位触发器可能如下所示：

reg [7:0] a;

always @(posedge clk, negedge rst_n) begin
  if (~rst_n) begin
    // Active Low Reset condition
    a <= 'b0;
  end
  else begin
    a <= input_eight_bit;
  end
end

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要延迟多个时钟周期，您需要多个触发器从一个输入到下一个。这将创建一条管线或延迟线。

谢谢您的提示。我试过使用移位寄存器，但没有得到想要的输出。。你能告诉我密码有什么问题吗？shiftreg您希望延迟的数据有多宽？1位还是多位？你能加上移位的定义吗？