Verilog 我在一个项目中可以生成的LPM_DIV的最大数量是多少？
如果我的FPGA板是5CSEMA5F31C6N DE1-SOC，我想知道在一个项目中可以生成多少LPM_DIV（Altera dividers） 我打算做一个项目，我必须通过在同一时间（同一个时钟）工作的多个除法器处理数据，总量不同，从be 4到4096不等。我想知道这在FPGA中是否可行Verilog 我在一个项目中可以生成的LPM_DIV的最大数量是多少？,verilog,fpga,divider,intel-fpga,Verilog,Fpga,Divider,Intel Fpga,如果我的FPGA板是5CSEMA5F31C6N DE1-SOC，我想知道在一个项目中可以生成多少LPM_DIV（Altera dividers） 我打算做一个项目，我必须通过在同一时间（同一个时钟）工作的多个除法器处理数据，总量不同，从be 4到4096不等。我想知道这在FPGA中是否可行 PD：一位朋友告诉我，生成如此大量的除法器实际上是可行的，但只能在模拟中生成，而不能在FPGA中合成，Quartus II会给我一份报告，其中说明我缺少多少逻辑门来完成要求 请记住，HDL实例化了物理电路，这
PD：一位朋友告诉我，生成如此大量的除法器实际上是可行的，但只能在模拟中生成，而不能在FPGA中合成，Quartus II会给我一份报告，其中说明我缺少多少逻辑门来完成要求 请记住，HDL实例化了物理电路，这些电路不会因为不再需要而神奇地消失。您需要将系统设计为始终具有所有4096个除法器，并且只从您使用的除法器中获取输出 除法器的数量取决于配置方式：输入大小、管道、优化方法。一个具有注册输出的64/64除法器使用DE1 SoC上约2300（7%）的ALM，这意味着您可以在芯片上安装约14个除法器。使用不同的输入参数，会得到不同的结果 如果您合成一个分割器，Quartus将为您提供每种类型使用的资源的百分比。从这一点上，应该可以很容易地确定您可以安装的分隔器的数量