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vhdl进程中的顺序语句是如何合成的？

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vhdl进程中的顺序语句是如何合成的？,vhdl,sequential,Vhdl,Sequential,我很难理解vhdl进程中的顺序语句是如何合成的 IEEE标准参考手册Std 1076-2008规定： 顺序语句用于定义执行子程序或进程的算法；它们按照出现的顺序执行 很容易理解它在模拟中是如何工作的，因为模拟是由CPU完成的，CPU是为顺序执行而构建的。在这种情况下，最困难的事情是模拟并发执行，这是通过以下技巧完成的。 但是合成呢？我不明白在一个完全逻辑的架构中，两个语句是如何连续的 有什么帮助吗 一个示例过程： IEEE库； 使用IEEE.STD_LOGIC_1164.ALL； 实体示例是 端

我很难理解vhdl进程中的顺序语句是如何合成的

IEEE标准参考手册Std 1076-2008规定：

顺序语句用于定义执行子程序或进程的算法；它们按照出现的顺序执行

很容易理解它在模拟中是如何工作的，因为模拟是由CPU完成的，CPU是为顺序执行而构建的。在这种情况下，最困难的事情是模拟并发执行，这是通过以下技巧完成的。 但是合成呢？我不明白在一个完全逻辑的架构中，两个语句是如何连续的

有什么帮助吗

一个示例过程：

IEEE库；
使用IEEE.STD_LOGIC_1164.ALL；
实体示例是
端口（时钟，rst，A：输入标准逻辑；B：输出标准逻辑）；
结束示例；
架构示例
开始
过程（时钟、rst）
变量C:STD_逻辑；
开始
如果rst='1'，则
C:='0'；

B综合工具将分析过程，并以一种忠实于过程顺序（但也是“瞬时”）执行的方式将其转换为门和触发器


例如，您的
过程
（我假设您的意思是分配变量
C
，而不是
E
）并检查其值）应该被打开（合成）合成工具将分析过程，并将其转换为门和触发器，其方式忠实于过程的顺序（但也是“瞬时”）执行


例如，您的
过程
（我假设您的意思是分配变量
C
，而不是
E
）并检查其值）应该被打开（合成）转换为一个简单的带有异步重置的
DFF
。
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