如何在没有测试台的情况下在vhdl（ISE设计套件）中设置输入？

我想快速测试一些东西，而不必经历创建测试台的漫长过程。是否有任何方法可以简单地将A的输入从“UUUU”更改为“0111”，例如？

添加默认端口值，如

entity foo is
    port (
        bar1    : in  std_logic := '0';
        bar2    : out std_logic := '0'
    );
end entity foo;

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否则，在模拟器中强制输入值可以正常工作，正如在您继续否决我之前所评论的那样，是的，我在发布之前已经搜索了答案，但根本没有。我会被评估，我没有时间在考试期间创建一个测试台，我相信一定有一个简单的方法可以做到这一点，但我不知道你的模拟器会有一些专有的功能，但我非常怀疑它会比一个非常简单的测试台快——实际上是5分钟的工作，坦率地说，从零开始输入并运行这个程序需要花费时间-3:30-包括花费45秒调试EDA游乐场的一些问题（它似乎认为出于某种原因它是在模拟SystemVerilog）。而且在三、四个测试台之后，它会变得更快，因为我倾向于复制粘贴标准部分，如生成时钟然后重置。右键单击波形窗口中的信号，您将找到一个

力常数

选项。对于一个或两个信号很容易做到这一点。随着设计的发展，它变得越来越耗时和困难。编写测试台是正确的方法。正如前面的评论所指出的，这是有益的。此外，使用ISE，您还可以专门为要测试的实体/组件生成模板测试台。该工具将生成一个不错的模板。您只需添加刺激、更正时钟和重置端口名称。没有比这更容易的了。！