VHDL生成恒定信号

我需要产生一个恒定的高信号脉冲输出到示波器

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我试着让输出信号脉冲输出我同意Josh关于检查您的pin码和pin报告以确保您驾驶的是您认为您是的pin码的评论。将信号设置为“1”会使针脚变高

你也可以通过驱动一个分开的时钟进行双重检查，给自己一个触发示波器的优势

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_arith.ALL;

ENTITY test IS
 PORT (i_clk   : IN  std_logic;
       i_reset : IN  std_logic;
       o_scope : OUT std_logic
       );
END test;

ARCHITECTURE behv OF test IS

SIGNAL scope : std_logic;

BEGIN
p1 : PROCESS (i_clk, i_reset)
 BEGIN
  IF i_reset = RESET_LEVEL THEN
   scope <= '0';
  ELSIF clk'event AND clk = '1' THEN
   scope <= NOT scope;
  END IF;
 END PROCESS p1;
 o_scope <= scope;
END behv;

ieee库；
使用ieee.std_logic_1164.ALL；
使用ieee.std_logic_arith.ALL；
实体测试是
端口（i_clk：标准逻辑中；
i_重置：在标准_逻辑中；
o_范围：输出标准逻辑
);
结束试验；
测试的架构behv是
信号范围：标准逻辑；
开始
p1：过程（i_clk、i_重置）
开始
如果i_reset=重置水平，则
范围您确定将端口按名称映射到IO引脚的约束文件正确吗？这是我第一次看的地方。我发现那是我的.ucf文件。谢谢！