Vhdl 如何使用Synplify生成位流（.bin）文件_Vhdl_Fpga_Xilinx

Vhdl 如何使用Synplify生成位流（.bin）文件

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我使用的是Synplify 9.6.2版

我想生成一个.bin文件加载到FPGA上。Synplify的输出是.edn或.edf网络列表

有人知道这样做的过程是什么吗？

您必须获取EDIF网络列表，并通过Xilinx的工具（ISE）将其传送，以将EDF转换为放置和路由设计，然后转换为.bin格式的位流。

您必须获取EDIF网络列表，并通过Xilinx的工具（ISE）将其传送将EDF转换为放置和路由设计，然后转换为.bin格式的位流