ModelSim VHDL PLL测试，3个输出，为什么一个从下降沿开始？

我建立了一个项目来测试Quartus II套件的PLL（altpll）组件

有一个50MHz的外部振荡器。我将PLL设置为输出3个时钟：100MHz、400Mhz和10Mhz

我将所有内容导入ModelSim，以确认它是否按预期运行。出乎意料的是，100MHz和400MHz时钟从上升沿开始，而10MHz时钟从下降沿开始

有人知道为什么会这样吗

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我没有工具来确认PLL锁定后时钟线的实际FPGA行为。

这真的重要吗？它们是时钟，它们的周期最终会对齐，形成匹配的上升沿。由于它是一个模拟电路，当锁定信号断言时，你无法知道你在循环中的“位置”，唯一重要的是循环发生时是稳定的。你可能是对的，我对这一点很陌生。我想如果你需要某个同步，你会手动等待它，并且永远不会期望你的时钟开始同步？这种看似随意的行为使我感到震惊@Jonathandleti我想你可以，但在我看来，这是一个糟糕的设计。知道时钟的关系以及它们是由PLL同步的就足够了。知道您在循环中的位置并不重要，当执行语句时，您的设计应该在您所在的位置工作。