Vhdl Xilinx UCF文件中使用的完整层次名称的语法_Vhdl_Fpga_Xilinx

Vhdl Xilinx UCF文件中使用的完整层次名称的语法

vhdl

Vhdl Xilinx UCF文件中使用的完整层次名称的语法,vhdl,fpga,xilinx,Vhdl,Fpga,Xilinx,我正试图在我的项目的UCF文件中创建一个TIG约束。问题是，我只是无法正确获取层次名称。我要处理的结构如下（显示需要寻址的信号的层次位置的伪代码）：其中我尝试了NET“m1/m2/reset”TIG，净“m1/g1.g2.m2/复位”TIG和净“m1/g1*.g2.m2/reset”TIG（最后一个源于合成过程中生成的一个中间文件*.xdl）。在m2内解决重置网络的正确方法是什么？我查看了Xilinx约束指南，但没有找到关于这方面的详细解释。最近的XST用户指南可能有一节介绍了XST命名

我正试图在我的项目的UCF文件中创建一个

TIG

约束。
问题是，我只是无法正确获取层次名称。
我要处理的结构如下（显示需要寻址的信号的层次位置的伪代码）：

其中我尝试了

NET“m1/m2/reset”TIG，净“m1/g1.g2.m2/复位”TIG和净“m1/g1*.g2.m2/reset”TIG（最后一个源于合成过程中生成的一个中间文件*.xdl）。

在m2内解决重置网络的正确方法是什么？我查看了Xilinx约束指南，但没有找到关于这方面的详细解释。
最近的XST用户指南可能有一节介绍了XST命名约定，其中有一些小节介绍了*XST网络命名约定，XST实例命名约定和XST名称生成控制。最后讲述如何控制网络列表中的名称生成（层次分隔符、总线分隔符、大小写、重复后缀、可在合成属性中查看）。上面的第三个例子看起来很有希望。通过查看示意图或约束编辑器，可以更接近网络列表。能否将TIG添加到m1中的复位中？（这是正向参考）。您可以尝试使用约束编辑器为一次重置创建一个约束，以获得完整路径，然后适当地使用通配符。不幸的是，我不太熟练地使用Xilinx工具和GUI，但我会在有时间的时候尝试一下。最近的XST用户指南可能会有一节介绍XST命名约定，其中包括XST网络命名约定、XST实例命名约定和XST名称生成控件。最后讲述如何控制网络列表中的名称生成（层次分隔符、总线分隔符、大小写、重复后缀、可在合成属性中查看）。上面的第三个例子看起来很有希望。通过查看示意图或约束编辑器，可以更接近网络列表。能否将TIG添加到m1中的复位中？（这是向前参考）。这就成功了！关于XST命名约定的部分正是我所需要的。我的错误是一个相当沉闷的一个虽然，因为我做了一个复制粘贴的实例和标签的名称，我没有转换的名称都小写。。。把你的评论作为答案，我很乐意接受！
m1: module1  
    g1: for i in 0 to m generate  
        g2: if x /= 0 generate  
            m2: module2  
                reset : in std_logic;