仅使用Xilinx ISE中的查找表实现VHDL/Verilog

有没有办法告诉ISE将我的VHDL/Verilog代码合成成只包含查找表的组合电路？我想避免在技术示意图中使用多路复用器、乘法器等。。。由于这种偏好，我不介意有一个未优化的（有许多组件不是最佳的）版本

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谢谢社会

有一种方法可以做到这一点。请参阅XST用户指南，了解控制要避免使用的原语的开关：

或：

取决于您的目标体系结构

例如，为了避免DSP块，请使用：

-use_dsp48 no

为避免自动包装到BRAMs中，请使用：

-auto_bram_packing no

此开关也很有用：

-slice_utilization_ratio

其他人也一样

在我的网站上，我可以方便地查看可用的交换机，并对它们的功能进行一些解释：

（单击“编辑”，然后单击“更多选项…”

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我希望这能有所帮助。

在Xilinx中，您可以使用语言模板实现这一目的。选择您正在使用的设备，并检查LUT和其他组件的可用类型。您可以在设计中单独实例化这些LUT

您可能必须关闭XST属性中的“合成过程中的优化”选项，以使其正常工作

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哦，哇，你的网站上有很多信息。。。非常感谢。正是我所需要的。