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用Verilog设计计数序列计数器

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用Verilog设计计数序列计数器,verilog,bit,Verilog,Bit,根据你的身份证号码设计一个计数器，计数顺序如下：写下你的学生身份证，附加两个0，然后将你的身份证附加上每一位递增的模10。例如，如果您的学生ID为27273289，则计数顺序为27273890038384390，然后返回开始。在DE2板上使用Verilog实现您的设计，最多使用5个触发器。使用十六进制在7段显示器上显示结果。我该怎么做呢？5个触发器意味着32个状态。您的序列长度为19 构建一个从0到18计数的状态机，完成后循环回0 然后使用查找表（组合逻辑）将状态解码为输出值 用代码更新问题如果

根据你的身份证号码设计一个计数器，计数顺序如下：写下你的学生身份证，附加两个0，然后将你的身份证附加上每一位递增的模10。例如，如果您的学生ID为27273289，则计数顺序为27273890038384390，然后返回开始。在DE2板上使用Verilog实现您的设计，最多使用5个触发器。使用十六进制在7段显示器上显示结果。我该怎么做呢？

5个触发器意味着32个状态。您的序列长度为19

构建一个从0到18计数的状态机，完成后循环回0

然后使用查找表（组合逻辑）将状态解码为输出值

用代码更新问题如果你被卡住了，那么我们可以帮助解决编程问题