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编译时的Verilog浮点算法？

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我的Verilog测试台代码使用以下参数定义模块：

parameter PHASE_BITS = 32;
parameter real MAX_PHASE = 1 << PHASE_BITS;

参数相位_位=32；

参数real MAX_PHASE=1问题在于右侧表达式本身：


1 << PHASE_BITS


但这会导致编译时错误，如


1.0 << PHASE_BITS



2.0 ** PHASE_BITS