Verilog 当我尝试在modelsim中进行模拟时，没有OBEJCT_Verilog_Modelsim

Verilog 当我尝试在modelsim中进行模拟时，没有OBEJCT

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Verilog 当我尝试在modelsim中进行模拟时，没有OBEJCT,verilog,modelsim,Verilog,Modelsim,这是代码，我正在尝试模拟此测试，但是wave窗口中没有出现任何对象，另一个测试运行得很好对象不可见的原因之一是工具进行了优化。可以通过在加载代码时不强制进行优化来避免这种情况。命令（或选项）因工具版本而异。我在上面的代码中使用questasim 10.7b关闭优化，所有对象都可见。我使用的vsim命令是 vsim-voptargs=+acc ALU64位测试 module alu64bit_test; // Put your code here // ------------------ reg

这是代码，我正在尝试模拟此测试，但是wave窗口中没有出现任何对象，另一个测试运行得很好

对象不可见的原因之一是工具进行了优化。可以通过在加载代码时不强制进行优化来避免这种情况。命令（或选项）因工具版本而异。我在上面的代码中使用questasim 10.7b关闭优化，所有对象都可见。我使用的vsim命令是

vsim-voptargs=+acc ALU64位测试

module alu64bit_test;
// Put your code here
// ------------------
reg [63:0] a;
reg [63:0] b;
reg cin;
reg [1:0] op;
wire [63:0] s;
wire cout;
// End of your code
alu64bit alu2(
.a(a),
.b(b),
.cin(cin),
.op({op[1],op[0]}),
.s(s),
.cout(cout)
);
initial begin
{a}=0;
{b}=0;
{b}=~b;
cin =0;
op[0]=1;
op[1]=0;
end 


initial begin
#2000 a[0]=1;
//#2000 cin =~cin;
end
endmodule