是否有返回reg/logic长度的系统verilog任务?
如果能从C中获得类似于sizeof()的东西就好了。不用说,我不希望它是可合成的。是否有返回reg/logic长度的系统verilog任务?,verilog,fpga,system-verilog,synthesis,Verilog,Fpga,System Verilog,Synthesis,如果能从C中获得类似于sizeof()的东西就好了。不用说,我不希望它是可合成的。$bits(variable)就是您想要的。$size表示给定维度中的位数$bits用于总位数计数。有关更多详细信息,请参阅链接。
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就是您想要的。$size
表示给定维度中的位数$bits
用于总位数计数。有关更多详细信息,请参阅链接。