Verilog 为什么vivado 2017.4在这里显示错误？

我的代码是：

module circuilar_fifo;
localparam B=3,W=2;
input wire clk,reset,wr,rd;
input wire [B-1:0] wr_data;
output wire [B-1:0] rd_data;
output wire full,empty;

这不是声明输入输出的正确方法之一吗？但为什么Xilinx vivado 2017.4网页版会显示这一点

未定义端口rd_数据

为什么会这样？我哪里出错了？我本来可以设计代码的

module circular_fifo(
input wire [B-1:0] wr_data;
input wire clk,reset
............
 );

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但是第一种编码设计有什么问题？

在第一种样式中，模块头需要一个端口名称列表，因此：

module circular_fifo(clk, reset, wr, rd, rd_data, wr_data, full, empty);

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这回答了你的问题吗？