Verilog 如何使用ncelab的快照？

现在我正在尝试使用cadence的ncelab的快照功能。 我发现了一些关于快照的特殊功能，所以我尝试了很多。但是我不能使用快照

那么你能告诉我cadence实验室快照的用法吗

我的verilog代码如下所示

module top();

reg a;
reg b;
wire c;

assign c = a+b;


endmodule

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感谢advanced.

Cadence snapshot更多的是关于保存模拟器的当前状态，以及稍后重用相同状态以恢复模拟。它用于长期模拟，以避免工具崩溃/服务器问题

快照更像是一个检查点，您可以在其中保存状态，如果稍后出现故障，您可以从此检查点恢复，而不是从0重新启动backc

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另一方面，在执行恢复操作时，您不能更改源代码/编译库等。

Cadence snapshot更多的是关于保存模拟器的当前状态，以及稍后重用相同状态以恢复模拟。它用于长期模拟，以避免工具崩溃/服务器问题

快照更像是一个检查点，您可以在其中保存状态，如果稍后出现故障，您可以从此检查点恢复，而不是从0重新启动backc

另一方面，在执行恢复操作时，不能更改源代码/编译库等