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Verilog 执行过程中的错误

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Verilog 执行过程中的错误,verilog,xilinx,Verilog,Xilinx,我正在做一个ROM，代码完全合成，工作正常，但显示为严重警告，当我运行实现时，它显示“[Place 30-494]设计为空”我在xillinx网站上查看过，但没有解决此错误的方法。我将在这里显示我的代码，希望你们能帮助我： `时间刻度为1ns/1ps 模块ROM（输出[7:0]LED，[4:0]Ao，输入[7:0]D，[4:0]A，清除，加载）； 注册[7:0]存储[0:31]； 最初的 开始 存储[0]您的输出（LED和Ao）似乎被用作代码中的输入： ... Store[15]<= L

我正在做一个ROM，代码完全合成，工作正常，但显示为严重警告，当我运行实现时，它显示“[Place 30-494]设计为空”我在xillinx网站上查看过，但没有解决此错误的方法。我将在这里显示我的代码，希望你们能帮助我：

`时间刻度为1ns/1ps
模块ROM（输出[7:0]LED，[4:0]Ao，输入[7:0]D，[4:0]A，清除，加载）；
注册[7:0]存储[0:31]；
最初的
开始
存储[0]您的输出（LED和Ao）似乎被用作代码中的输入：


...
Store[15]<= LED;
...
Store[7]<= Ao;
...



。。。

存储[15]在我对always块之前的分配进行了一些更改之后，我更改了整个always块：

以下是我所做的，并感谢@grorel：



`时间刻度为1ns/1ps
模块ROM（输出[7:0]LED、[4:0]Ao、输入[7:0]D、[4:0]A、输入清除、输入负载）；
注册[7:0]存储[0:31]；
分配Ao=A；
分配LED=存储[A]；
最初的
开始

Store[0]您是否尝试过将
初始
块中的作业切换为阻塞作业（
=
）而不是非非阻塞作业（
是的，我这样做了，但我不知道为什么会这样做，但感谢您是对的。我只是更改了整个内容并将其保留为Store[A]

...
LED <= Store[15];
...
Ao <= Store[7];
...