systemverilog中具有真实数据类型的inout端口_Verilog_System Verilog_Register Transfer Level

systemverilog中具有真实数据类型的inout端口

verilog system-verilog

systemverilog中具有真实数据类型的inout端口,verilog,system-verilog,register-transfer-level,Verilog,System Verilog,Register Transfer Level,我的模块中需要有一个带有realdataytype的inout端口。我还需要在该端口具有多驱动程序解析功能。（查看了关于nettype，但未在LRM的模块端口中看到该用法）下面是一个示例代码 module abc ( input real vref1, output real vout); assign vout = vref1 * 3.17; endmodule module def ( input logic out_en, input logic data,

我的模块中需要有一个带有

real

dataytype的

inout

端口。我还需要在该端口具有多驱动程序解析功能。（查看了关于

nettype

，但未在LRM的模块端口中看到该用法）

下面是一个示例代码

module abc (
  input real vref1, 
  output real vout);

  assign vout = vref1 * 3.17;
endmodule

module def (
  input logic out_en, 
  input logic data, 
  output logic vref1);

  bufif1 b1 (vref1, data, out_en);
endmodule

module top (
  inout real vref1,
  input logic out_en,
  input logic data,
  output real vout);
  
  logic vref1_dig_l;

  assign vref1 = (vref1_dig_l === 1'bz) ? 100.0 : ((vref1_dig_l == 1'b0) ? 0.0 : 20.0);

  abc a1 (vref1, vout);
  def d1 (out_en, data, vref1_dig_l);
endmodule

module temp ();
  real  vref1;
  logic out_en;
  logic data;
  real vout;

  top t1 (vref1, out_en, data, vout);

  initial 
    $monitor("vref1 - %0f, out_en - %0b, data - %0b, vout - %0f", vref1, out_en, data, vout);

  initial begin
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
    #1 vref1 = 5.0; out_en = $random()%2; data = $random();
  end
endmodule

这给了我以下的错误-

  inout real vref1,
                 |
xmvlog: *E,SVNTRL (../b.sv,25|17): A module port that is a net cannot be of type 'real' or 'shortreal' by SystemVerilog language rules.

内置网络对象（如

wire

、

tri

、

wand

等）的数据类型不能不是由4状态类型

逻辑组成的数据类型。当存在多个驱动程序时，内置网络都具有预定义的解析函数
一个inout应该有多个驱动程序，因此这种端口上只允许使用网络。
如果您希望在网络上使用real
数据类型，则需要使用用户定义的nettype
来定义该数据类型，以便将解析函数与网络相关联。i、 e.您是否希望对单个驱动因素进行平均、求和、最大值等。1800-2017中有一些示例，大多数工具都提供了这些现成的包。
内置的网络对象，如wire
，tri
，wand
，etc不能具有除由4状态类型逻辑构成的数据类型以外的其他数据类型。当存在多个驱动程序时，内置网络都具有预定义的解析函数
一个inout应该有多个驱动程序，因此这种端口上只允许使用网络。
如果您希望在网络上使用real
数据类型，则需要使用用户定义的nettype
来定义该数据类型，以便将解析函数与网络相关联。i、 e.您是否希望对单个驱动因素进行平均、求和、最大值等。1800-2017中有一些示例，大多数工具都提供了这些现成的软件包。
您可以使用以下方法：
nettype real nreal;

module top (
  inout nreal vref1,
  ...


但是，real
不是一个可综合的概念，不能用于门级逻辑，因此以下是非法的：bufif1 b1（vref1，data，out_en）
，verif1为real
解决问题的另一种方法是使用系统verilog函数将实位转换为位，反之亦然（lrm 20.5）
对于临时模块的init块中的分配问题：
根据verilog规则，程序块中任何赋值的lhs必须是变量。”初始“块是程序块”net不是一个变量
在temp中，必须将vref1声明为“nreal”，这是一种网络类型，不能从程序块中分配它。您需要一个变量作为中间阶段：
nreal vref1;
real vref1_real;
assign nreal = vref1_real;

...
initial begin
    vref1_real = your expression;
...

以上内容将解决您的任务问题
在您的情况下，似乎还需要一个解析函数。类似于以下的内容可能会有所帮助：
function automatic real nres_avg (input real drivers[]);
    return drivers.sum/drivers.size(); // average of all drivers
endfunction
nettype real nreal with nres_avg;

您可以使用以下选项：
nettype real nreal;

module top (
  inout nreal vref1,
  ...


但是，real
不是一个可综合的概念，不能用于门级逻辑，因此以下是非法的：bufif1 b1（vref1，data，out_en）
，verif1为real
解决问题的另一种方法是使用系统verilog函数将实位转换为位，反之亦然（lrm 20.5）
对于临时模块的init块中的分配问题：
根据verilog规则，程序块中任何赋值的lhs必须是变量。”初始“块是程序块”net不是一个变量
在temp中，必须将vref1声明为“nreal”，这是一种网络类型，不能从程序块中分配它。您需要一个变量作为中间阶段：
nreal vref1;
real vref1_real;
assign nreal = vref1_real;

...
initial begin
    vref1_real = your expression;
...

以上内容将解决您的任务问题
在您的情况下，似乎还需要一个解析函数。类似于以下的内容可能会有所帮助：
function automatic real nres_avg (input real drivers[]);
    return drivers.sum/drivers.size(); // average of all drivers
endfunction
nettype real nreal with nres_avg;

用户定义的nettype
可以用作端口吗？我在LRM中看不到任何这样的例子。第23.3.3节端口连接规则对此进行了定义，但LRM中没有示例。但是，有一个通用互连
的例子，它通过一个端口传递一个真实的nettype。如果可能的话，你可以分享这个例子，或者让我知道它在LRM中的位置吗？第6.6.8节通用互连。用户定义的nettype
可以用作端口吗？我在LRM中看不到任何这样的例子。第23.3.3节端口连接规则对此进行了定义，但LRM中没有示例。但是，有一个通用互连的例子，它通过一个端口传递一个真实的nettype。如果可能的话，你可以分享这个例子，或者让我知道它在LRM中的位置吗？第6.6.8节通用互连。这不是可合成的代码。我可能可以为nreal
类型添加解析函数。对吗？不，只要您使用real
，代码就不可合成。您可以在TB中使用real，并在将其处理为RTL时将其转换为位；然后将其转换回TB中的实数。很抱歉造成混淆。我只在TB中使用它，而不是RTL。但对于这一点，请参见inout
net。我还需要写解析函数。对吧？这取决于你。您可以编写一个或依赖默认值。至少根据标准。我没有这方面的经验。我收到了此nettype
的分配错误。你能展示一个工作分配的例子吗？这不是可合成的代码。我可能可以为nreal
类型添加解析函数。对吗？不，只要您使用real
，代码就不可合成。您可以在TB中使用real，并在将其处理为RTL时将其转换为位；然后将其转换回TB中的实数。很抱歉造成混淆。我只在TB中使用它，而不是RTL。但对于这一点，请参见inout
net。我还需要写解析函数。对吧？这取决于你。您可以编写一个或依赖默认值。至少根据标准。我没有这方面的经验。我收到了此nettype
的分配错误。你能给我举个作业的例子吗？