Verilog 验证与RTL设计代码的比率？

在典型的工业Verilog/SystemVerilog IP/SOC设计中，验证代码与RTL设计代码的比率是多少

比率可以以代码行的形式给出，不包括注释或类似的度量单位

定义：

RTL设计代码-将合成为最终芯片的FPGA/ASIC门的代码 验证代码-用于验证RTL设计代码功能的代码，包括测试环境、检查、随机化和功能覆盖率 动机：

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这个问题的动机是我正在做的一项关于验证bug数量与RTL设计bug数量的调查。我希望bug的数量与代码大小相关。因此，如果验证：设计缺陷的比率远远高于代码大小的比率，这可能表明验证方法存在更大的问题。

有人说2.5:1验证：设计。3:1 V:D投入，对于有缺陷的设备，通常压缩到1:1。这不是一个很好的衡量标准。在e中，我可以用5行代码做与在SystemVerilog中用50个随机数做相同的事情，但我不会说e测试台中的行数越少表明设计有缺陷。你是在考虑工程工作量还是模拟性能？例如，如果使用UVM并包含库代码，则展开所有宏等。您立即拥有大量代码！同意@Tudor，这在很大程度上取决于所使用的技术。我还观察到，在将现有测试台从SV UVM迁移到Python的情况下，代码行数减少了10倍。