如何在Verilog中初始化参数数组

这给了我一个错误，说明我无法将打包类型分配给未打包类型。我同意右边是压缩类型的数组，但是为什么表达式的左边是未压缩类型呢

parameter [7:0] lsfr_taps [0 : 7]   = {8'd9, 8'd5, 8'd3, 8'h21, 8'd9, 8'd9, 8'd5, 8'd9};

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不管怎样，更重要的问题是如何在Verilog中初始化多位参数的二维数组？

您的初始化很好。您只需在

{

之前添加一个

'

：

parameter [7:0] lsfr_taps [0 : 7]   = '{8'd9, 8'd5, 8'd3, 8'h21, 8'd9, 8'd9, 8'd5, 8'd9};

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'的意思是什么？另外，modelsim不支持显示二维信号吗？它似乎编译得很好，但我不能在modelsim中显示。撇号用于数组文字。我不知道modelsim是否支持Verilog的二维数组。我通常使用ISim和VHDL。如果使用Cadence NCVerilog进行模拟，您需要输入从命令行运行模拟器时，包括+sv开关。这是将包含参数定义的文件视为SystemVerilog文件