Verilog 这个错误是什么；无效的模块项"；在维利奥？_Verilog

Verilog 这个错误是什么；无效的模块项"；在维利奥？

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Verilog 这个错误是什么；无效的模块项"；在维利奥？,verilog,Verilog,我定义了两个模块，datapath和ctrl 然后，我在同一个文件中定义了另一个模块，它实例化了datapath和ctrl module mult(input reset, input [3:0] i0,i1, output o); wire [3:0] cnt, sh; wire load, go,ld1 datapath d0(i0,i1,cnt,sh,load,go,o); ctrl c0(reset, clk,sh,cnt,ld1,load,go); end

我定义了两个模块，datapath和ctrl

然后，我在同一个文件中定义了另一个模块，它实例化了datapath和ctrl

module mult(input reset, input [3:0] i0,i1, output o);  
   wire [3:0] cnt, sh;
   wire load, go,ld1 
   datapath d0(i0,i1,cnt,sh,load,go,o);
   ctrl c0(reset, clk,sh,cnt,ld1,load,go);
endmodule

但是verilog抱怨“datapath d0…”行上的“模块项无效”，为什么？

上一行缺少分号。

您使用的是哪种编译器？您可以发布

数据路径

和

ctrl

的代码吗？