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Verilog原语

verilog

Verilog原语,verilog,primitive,hdl,Verilog,Primitive,Hdl,这两者有什么区别吗 一, 二, 原语是否需要始终块？ 或者，当输出（O1）和输入（input1、input2）的值发生变化时，将访问它 基本体是否需要“始终”块 不！就像“assign”语句一样，它们不需要始终部分 事实上，如果您尝试过，您可能会得到一个语法错误，因为您不能在always节中引用模块或原语 此外，您永远不需要将输出O1放在灵敏度列表中 基本体是否需要“始终”块 不！就像“assign”语句一样，它们不需要始终部分 事实上，如果您尝试过，您可能会得到一个语法错误，因为您不能在alw

这两者有什么区别吗

一,

二,

原语是否需要
始终
块？
或者，当输出（O1）和输入（input1、input2）的值发生变化时，将访问它

基本体是否需要“始终”块

不！就像“assign”语句一样，它们不需要始终部分

事实上，如果您尝试过，您可能会得到一个语法错误，因为您不能在always节中引用模块或原语

此外，您永远不需要将输出
O1
放在灵敏度列表中

基本体是否需要“始终”块

不！就像“assign”语句一样，它们不需要始终部分

事实上，如果您尝试过，您可能会得到一个语法错误，因为您不能在always节中引用模块或原语

此外，您永远不需要将输出
O1
放在灵敏度列表中


and(O1,input1,input2);



always(O1 or input1 or input2)
           and(O1,input1,input2);