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verilog中的数据类型错误

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verilog中的数据类型错误,verilog,Verilog,我已经编写了一些Verilog代码，其中一部分代码如下： int i; add_bit = 1'b0; for (i = 0; i < add_len; i++) add_bit = add_bit ^ (pat[4 + i]); end 您能在此提出任何修复建议吗？int是一个关键字（IEEE标准1800）。为了避免编译错误，您需要在模拟器中启用SV，或者可以用integer关键字替换int Do not

我已经编写了一些Verilog代码，其中一部分代码如下：

int i;
          add_bit = 1'b0;
          for (i = 0; i < add_len; i++)
              add_bit = add_bit ^ (pat[4 + i]);
      end
您能在此提出任何修复建议吗？

int
是一个关键字（IEEE标准1800）。为了避免编译错误，您需要在模拟器中启用SV，或者可以用
integer
关键字替换
int

Do not use bit, byte, shortint, int and longint