在一行中设置多个寄存器（Verilog）

如果我有许多登记册

reg a;
reg b;
reg c;

是否可以在一个always块内的一行（如C中）中为所有这些设置一个值（1'b0），如下所示：

a <= b <= c <= 1'b0;

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我希望我的意思很清楚

在SystemVerilog中，您可以

{a,b,c} <= '0; // non-blocking

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{a，b，c}={3'b000}？@VladLazarenko没有想到！是否可以使用非阻塞分配<代码>{a，b，c}是的，我不明白为什么不行。谢谢！如果你把它作为答案贴出来，我会接受的。没关系。我们会认为它是被接受的：“我想你是说老verilog。”不会的。但现在大多数工具都支持这一点。
{a,b,c} <= '0; // non-blocking

a = (b = (c = '0) ); // blocking