Verilog Xilinx ISE 14.4中的最大时钟确定

我有一段用Verilog实现的代码，可以计算图像的质心。
我已经在Post place和route模式下使用Xilinx ISIM模拟器模拟了代码，它运行良好，现在我想确定代码可以运行的最大时钟速度。

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其时钟报告中的设计摘要表明最大延迟为0.057纳秒，这是否意味着我的时钟速度可以小于1/0.057纳秒，或者是否有任何其他可能的最大时钟速度指示。

确定这一点的因素有很多，您可能需要更多关于最大延迟的信息（例如抖动、保持时间、设置时间等）。时钟速度肯定不会小于等于17GHz的1/.057ns。此外，这种设计的目标是什么？因为如果是FPGA，则无法超过当前芯片的规格

如果您转到xst.log文件（也就是说，如果您让vivado/ISE打印一份报告），然后转到该文件的底部，它将为您提供一个时间摘要。其中一行将显示：

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最小周期：x ns（最大频率：x MHz）这将告诉您可以运行多快。

我认为vivado不再输出最大频率。他们只是告诉您它是否可以满足受限制的频率（其背后的论点是，这些猜测值并不是真正意义上的最大频率，因为只有在合成、放置和路由具有所需的定时约束时，才能对其进行验证）.vivado.log在日志文件的底部有计时分析的打印输出。应该注意的是，flol是正确的，您只能在每个检查点获得计时的最佳猜测。此外，如果您在某些检查点告诉vivado日志，您将只打印vivado日志，这是在脚本中或通过您使用的gui完成的。a good测试的方法是将频率设置为非常高的频率或您的目标频率，它会告诉您在投入大量精力进行pnr后您离目标有多远。因为如果您的频率较低，该工具将不会很难尝试最小化计时