如果我没有在Verilog/SystemVerilog中指定未知状态x的大小和基本格式，会发生什么？_Verilog_System Verilog_Hdl

如果我没有在Verilog/SystemVerilog中指定未知状态x的大小和基本格式，会发生什么？

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如标题所述，如果我做了类似的事情会发生什么

信号1='x

而不是像

信号1=4'bxxxx

有什么区别吗？请注意，我之前已将Signal1声明为

reg[3:0]信号1

如果/当您将

Signal1

的宽度更改为大于4位，并且忘记更改

4'bxxxx

，则会得到0填充

'x

、

'z

、

'0

和

'0

都是填充文字，可扩展到任意上下文的宽度

这仅适用于SystemVerilog，不适用于Verilog