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Verilog 合成的结果是什么？

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Verilog 合成的结果是什么？,verilog,vlsi,Verilog,Vlsi,我正试图实现如下的网关。 但我不知道怎么去大门 案例1 wire [3:0] A, B, C, D; always @(posedge CLK) begin C=B; B=A; A=D; end 案例2 wire [3:0] A, B, C, D; always @(posedge CLK) begin A=D; C=B; B=A; end 还有 案例3 wi

我正试图实现如下的网关。 但我不知道怎么去大门

案例1

wire [3:0] A, B, C, D;  
always @(posedge CLK)
    begin
        C=B;
        B=A;
        A=D;
    end
案例2

wire [3:0] A, B, C, D;
always @(posedge CLK)
    begin
        A=D;
        C=B;
        B=A;
     end
还有

案例3

wire [3:0] A, B, C, D;
always @(posedge CLK)
    begin
C<=B;
B<=A;
A<=D;
    end

wire[3:0]A、B、C、D；
始终@（posedge CLK）
开始

C这些示例都不应编译，变量的类型应为
reg
：


D
需要声明它是如何生成的


reg [3:0] A, B, C;
always @(posedge CLK) begin
  A<=D;
  C<=B;
  B<=A;
end



reg[3:0]A、B、C；
始终@（posedge CLK）开始

A你为什么不使用任何IDE（即Altera Quartus II或Xilinx Vivado）来找出答案？@Qiu Altera Quartus II或Xilinx Vivado这些是免费的吗？我可以知道合成的结果来演示为gate吗？您可以使用Quartus和Vivado的免费版本来演示合成系统。@Qiu感谢Vivado和ISE之间的主要区别是什么？Vivado是ISE的继任者，但它只支持新的Xilinx FPGA（v7）。

reg [3:0] A, B, C;
always @(posedge CLK) begin
  A<=D;
  C<=B;
  B<=A;
end